威盛ASIC笔试题及经验谈
[10-10 21:21:19] 来源：http://www.77xue.com 笔试题目 阅读：8583次
概要：进名企不是那么容易的!我把我能记起来的题目跟大家分享，不全面的希望补充:1. 仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言。(有点基础，根据经验能写就多写 呵呵)2. 序列检测。输出脉冲。(这个题目是最简单的，被我考虑复杂了，竟用了35分钟，555555。题目没看仔细啊!而且卷面勾勾改改，郁闷中)3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一个组合逻辑。根据图示，写出一组输入信号，和预期输出信号。(这个题目比较简单。)4. 两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系统最大频率。并考虑当延迟分别是mindelay和maxdelay时我们要考虑的关键时序问题。(前者我考虑的是建立时间和保持时间是否满足时序要求，后者我考虑组合逻辑延时问题，并说明可以用流水线解决。不一定对或者全面，大家讨论)。6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分别为64bits和128bits时的层数。(此题如果设计过fifo估
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进名企不是那么容易的!
我把我能记起来的题目跟大家分享，不全面的希望补充:
1. 仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言
。(有点基础，根据经验能写就多写 呵呵)
2. 序列检测。输出脉冲。(这个题目是最简单的，被我考虑复杂了，竟用了35分钟，555
555。题目没看仔细啊!而且卷面勾勾改改，郁闷中)
3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一个组合逻辑。根据图示
，写出一组输入信号，和预期输出信号。(这个题目比较简单。)
4. 两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系统最大频率。并考虑当
延迟分别是mindelay和maxdelay时我们要考虑的关键时序问题。(前者我考虑的是建立时
间和保持时间是否满足时序要求，后者我考虑组合逻辑延时问题，并说明可以用流水线解
决。不一定对或者全面，大家讨论)。
6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分别为64bits和128b
its时的层数。(此题如果设计过fifo估计就比较简单了,我凭感觉做的答案，就不写了，
免得大家见笑啊 呵呵)
做完以上的题目时，我就剩下十分钟了，第七题和第十题都是英文的，估计我看懂也要用
5分钟，索性不做了，呵呵!哪位大侠做了，就想想，发个贴印?br /> 回忆这次笔试经历，我分配时间缺乏经验，时间弄得很紧张。准备也不够充分，看
到以往的笔试题，感觉比较简单，等我亲自上考场。才发现不是那么回事。进入威盛，对
于我来说也许成为泡影，但我相信自己仍然有机会!!!
相关时间：2005-10-29
威盛笔试整得象高考一样，全国13个城市同时开始考，上下午分别针对北京，上海，
杭州三个研发中心考了3场。我报了北京和上海的三个职位，考了两场，做了3套题目
。
上午9点的是北京Logic Design 职位的一场，一共11道题，这个放在后面介绍北京via
的时候再述，这篇集中讲via s3。下午1点考上海研发中心，考了前端ASIC Design
和 Verification两套题目：
前端ASICdesign：
1。new_wr_en = entry ? no_mash&wr_en : wr_en，要求用给出的6个门实现这一逻
辑。
2。时钟域1到时钟域2传递脉冲IN。1，2间相位不定，脉冲IN远小于1的时钟周期--
不会。
3。1：1占空比的三分频。
4。用pmos和nmos搭电路，Z= A&B|C&D.
5。给两段代码，问哪个有latch，消除之
6。给了个电路图，问dft时会不会有问题，如何改之
7。一个en控制输入新值或保持的DFF电路，要求修改其为一个降低功耗的实现，保持
功能不变。
8。给出2个DFF叫2个组合逻辑的电路，已知clk skew和组合逻辑延时，给出hold time
满足的公式和电路最大频率。
9.。a+b+c+d, 设计电路使之最快，第一问是a,b,c,d延迟相同，第二问是a延迟最大
10。画出CPU+memory+AGP+北桥bridge，加南桥bridge+硬盘+USB+键盘的框图
。
11。虚拟地址到物理地址的转换，TLB概念
比上午的简单，时间也宽裕，70min做完，除了第二道没看明白就写了一点相关的东
西外，其他都应该对了。
做完第一套题发现原来还有verification的题，继续做之：
1。verilog实现两分频。
2。
3。两段verilog initial代码，一个是用= 一个是用<=的，画波形。
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