威盛笔试(Asic)
[10-10 21:21:19] 来源:http://www.77xue.com 笔试题目 阅读:8928次
概要:2003 Asic部分1.一个四级的Mux,其中第二级信号为关键信号,如何改善timing?2.一个状态机的题目用Verilog实现。3.Asic中的design flow的实现。4.用逻辑门画出D触发器。5.给出某个一般时序电路的图,有Tsetup,Tdelay,Tck?q还有clock的delay,写出决定最大时钟的因素,同时给出表达式。 6.用C语言实现统计某个cell在某.v文件调用的次数。7.Cache的主要部分。
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2003 Asic部分
1.一个四级的Mux,其中第二级信号为关键信号,如何改善timing?
2.一个状态机的题目用Verilog实现。
3.Asic中的design flow的实现。
4.用逻辑门画出D触发器。
5.给出某个一般时序电路的图,有Tsetup,Tdelay,Tck?q还有clock的delay,写出决定最大时钟的因素,同时给出表达式。 6.用C语言实现统计某个cell在某.v文件调用的次数。
7.Cache的主要部分。
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